altlvds tx cyclonev

  1、对于作为LVDS的bank必须接2.5V的VCCIO。
  2、左右bank(1/2/5/6bank)的LVDS发送差分对信需外接电阻,上下bank(即3/4/7/8bank)则需要。
  1、2两条是PCB设计需要注意的地方
  3、分配管脚时,左右bank的LVDS差分信号在IO分配时选择IO标准为LVDS;上下bank的LVDS差分信号在IO分配时选择IO标准为LVDS_E_3R。
  4、在分配管脚时,只要指定LVDS信号的p端(+),则n端(-)自动匹配;实际在verilog中只要一个信号接口即可,无需一个差分对接口定义在源代码中。Quartus®II软件的MegaWizard® Plug-In
Manager器提供了针对LVDS信号处IP核,包括LVDS发送核(altlvds_tx)与LVDS核(altlvds_rx)。
LVDS发送核(altlvds_tx):将并行信号串行LVDS信号后发送。
LVDS接收核 (altlvds_rx) :接收LVDS串行信号并将该信号并行化,即解串器。

用LVDS接收核 (altlvds_rx)能加就加个245,不能加例化个核
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